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对于LVDSMC绝缘板S电平而言TIA/

作者:admin 来源:本站 日期:2019-10-30 16:59:39

  随着数字技术和计算机技术的完善,数字化仪的采样率有很大的提高。目前,已有采样率10GS/s的数字化仪产品,可处理Hz的模拟信号。数字化仪的采样率提高的根本原因在于AD采样芯片的速度的提高以AD5463为例,AD5463为12位的AD采样芯片,其采样率可高达500MSPS。随着器件频率日益提高,信号完整性问题变得更加严重。对大多数电子产品而言,当时钟频率超过100MHz时,信号完整性问题就变得很重要。时钟频率的升高使得控制传输线的特征和良好的端接变得很重要。特征阻抗不发生突变以及良好的端接将从根本上消除振铃现象,并且在某些条件下一定程度地减小串扰和地弹以及轨道塌陷。HyperLynx为之前的前仿真和布局布线后的后仿真。用HyperLynx计算差分阻抗可以简化设计过程并且得到更为有效和精准的结果。

  本次设计中高速数据采集板的技术指标如下:a)垂直分辨率12bit;b)双通道同时工作交替采样,单通道采样率为500MSPS;c)有效分辨率位数大于等于10bits;d)信噪比SNR》62dB。该采集板系统的主要器件有ADC芯片,时钟芯片和通道上的模拟放大器滤波器。

  通过对性能指标的综合分析,我们选择ADS5463为我们的ADC芯片,AD9517-3为时钟芯片。数据采集板中遇到的阻抗匹配问题主要集中在这两个芯片上。

  ADS5463的采样率为500MSPS,垂直分辨率为12bits,有效分辨位数为10.5bits。ADS5463的时钟信号输入幅值范围很宽,输入的时钟信号峰峰值可达到3伏。ADS5463的信噪比和时钟信号的幅度、共模电压的大小、温度以及供电电压的纹波等因素有关。其中时钟信号的幅度对信噪比影响较大,时钟信号的峰峰值越高信噪比越高。数据输出的格式为LVDS电平。

  AD9517为可编程的12通道的时钟产生器。AD9517内置有2GHz的VCO,可产生800MHz的LVDS时钟信号以及1.6GHz的LVPECL时钟信号。通过对寄存器的设置可以产生不同电平标准以及不同频率的时钟输出信号。

  为了尽量增大ADS5463的信噪比,AD9517的输出时钟采用LVPECL电平。LVPECL的信号摆幅为800mV,输出阻抗很低,因此它有很强的驱动能力。ADS5463的输出为LVDS电平、AD9517的输出为LVPECL电平,二者均为差分信号。为了控制差分线的阻抗并且找到一个良好的端接方案,下面引出差分阻抗的定义。

  对于多层板中的传输线,驱动器受到的阻抗主要由信号路径和与之近的平面构成的阻抗决定的,而与实际连接在驱动器返回端的平面无关。对于高速数字板而言,信号线的良好端接变的很重要。我们希望驱动器受到的阻抗是可以控制的,这样易于在设计时对信号线进行良好的端接。为了满足阻抗可控的要求,在设计高速数字板时要求布线层应安排与映像平面层相邻,重要的信号线应该紧邻地层。这里的映像平面层指的是

  rSignal1遵循上述设计原则。InnerSignal1与GND1和VCC1两个映像平面层相邻,形成了带状线结构,在设计时方便通过控制介质的厚度和走线宽度来控制传输线的特征阻抗。除了信号的返回路径,电源和地阻抗也是在分层时要考虑的一个因素。为了减小地弹和轨道塌陷,在设计时应该尽量的减少电源和地之间的感性阻抗。为了尽可能的减少电源和地之间的感性阻抗,要求电源平面和地平面相邻并且尽可能的靠近。FPGA

  核电压布在VCC2电源层。板上的电源层VCC2和GND层相邻并且介质厚度仅为5mil,这将使VCC2和GND之间的感抗较小。验证板上的器件为:AD9517时钟芯片一片用于给ADS5463提供时钟,ADS5463一片用于数据采集,两片FPGA为Altera

  tixII系列的EP2S60用于接收和处理AD采集后的数据,LT1764五片用于提供板上的电源。首先对ADS5463的时钟线进行分析。为了使ADS5463有一个较高的信噪比,AD9517的输出时钟设为LVPECL电平。验证板上由AD9517到ADS5463的时钟线 时钟线的PCB布局图

  ,容值为0.1nF,C523和C522的存在将使ADS5463的时钟信号以ADS5463自带的2.5V参考电平作为共模电压。R515和R516为零,在本设计中不起作用。由于LVPECL输出为射随输出结构,故需要两个电阻拉到一个直流偏置电压。电阻R513和R514用来提供偏置电压,电阻值为200Ω。时钟线clk-、clk+布局在顶层,为一对边缘耦合微带线。微带线clk-、clk+的结构为:s=4mil,h=5mil、Z0=62.72Ω,介质为FR4。由式(1)可计算得Zdiff=99.03Ω。显然,传输线的特征阻抗和端接电阻R517的阻值相差很小,时钟信号存在极轻微的反射。利用HyperLynx仿真软件对时钟线clk-、clk+进行仿线的时钟输入端接收到的时钟信号的眼图如图3所示。

  测试模板,其他部分为接收端的眼图。对于LVPECL电平而言,噪声容限为200mV。输出电压典型值为800mV,阈值电压为300mV。ADS5463的上升时间和下降时间的典型值为500ps(注:这里的上升时间和下降时间指的是上升沿和下降的20%到80%这一段长度所占用的时间)。根据这些参数我们设定用于眼图测试的模板。用于眼图测试的模板是图3中的六边形。

  图3 时钟信号的眼图仿真的结果显示:眼图的宽度为1ns,眼图张开的高度约为850mV,过冲的高度约为80mV,接收端的眼图并未碰到模板。从上述分析来看,由ADS5463接受到的差分时钟信号符合LVPECL电平的标准,可以在AD采集系统中使用。仿真的眼图并不完美,眼图中产生的小幅度的振铃及过冲与端接电阻、隔直电容以及提供偏置电压的电阻处的短桩线所引发的阻抗突变有关。减小这些短桩线的长度会进一步提高眼图的质量。

  验证板上第二组传输线-。该差分线到StraTIxII之间的数据线为发送器、StraTIxII为接收器,StraTIxII提供100Ω的片上端接。数据的传输速率为500MHz,LVDS电平。第二组传输线in,传输线绝大部分在Signal1信号层,只有极短的部分在顶层。对于D5+这根传输线位于顶层的微带线-这根传输线位于顶层的微带线in)。即发生阻抗突变的传输线的长度足够短,虽然依旧发生了反射但这些反射却被信号的上升或者下降沿遮盖住了,这些反射对传输线的信号完整性产生的影响可以被忽略。传输线-的特征阻抗由在Signal1信号层的部分决定。

  图5中六边形的部分和矩形的边框为眼图的测试模板,其他部分为接收端的眼图。对于LVDS电平而言:TIA/EIA-644A标准规定,如噪声容限为147mV,则小输出差动电压为247mV,阈值电压为100mV。StratixII系列器件的LVDS接口的下降时间为180ps,上升时间为160ps(注:这里的上升时间和下降时间指的是上升沿和下降的20%到80%这一段长度所占用的时间)。根据这些参数我们设定用于对眼图测试的模板,用于眼图测试的模板为图5中的六边形。

  导线上单位长度的损耗有两部分组成:一部分是由导线损耗引起的衰减,一部分是由介质损耗引起的衰减。趋肤效应是引起导线损耗的主要原因。介质的耗散因子tan(δ)则是引起介质损耗的主要原因。根据公式(3),在D5+/D5-这段传输线上产生的衰减为:Acond =0.3453dB。输入FPGA的电压幅值为ADC输出电压幅值的96%。

  通过更换介质材料可以减少导线带来的损耗,进而改善信号的质量。FR4的损耗因子tan(δ)为0.02,是常用的板材中较高的。更换板材,如图5中六边形的部分和矩形的边框为眼图的测试模板,其他部分为接收端的眼图。对于LVDS电平而言:TIA/EIA-644A标准规定,如噪声容限为147mV,则小输出差动电压为247mV,阈值电压为100mV。StratixII系列器件的LVDS接口的下降时间为180ps,上升时间为160ps(注:这里的上升时间和下降时间指的是上升沿和下降的20%到80%这一段长度所占用的时间)。根据这些参数我们设定用于对眼图测试的模板,用于眼图测试的模板为图5中的六边形。

  导线上单位长度的损耗有两部分组成:一部分是由导线损耗引起的衰减,一部分是由介质损耗引起的衰减。趋肤效应是引起导线损耗的主要原因。介质的耗散因子tan(δ)则是引起介质损耗的主要原因。根据公式(3),在D5+/D5-这段传输线上产生的衰减为:Acond =0.3453dB。输入FPGA的电压幅值为ADC输出电压幅值的96%。

  应用HyperLynx的仿真,使得对高速采集板上的阻抗控制变得简单。通过前仿真和后仿真我们能在投版制板之前找到并解决板子中隐藏的信号完整性问题,使得板子一次成功的概率大大提高。相比于价格高昂并且繁琐的EMI测试,HyperLynx提供了一个更为经济有效的设计方法,并且在很大程度上节省了开发周期,使产品更有竞争力。
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